... "Poměrně vážným a často diskutovaným problémem tranzistorů LDMOS je časový drift napětí UGS. Tento jev je způsoben tím, že elektrony s vysokou energií z kanálu narušují oxidovou izolační vrstvu mezi horní hranou kanálu a řídící elektrodou. V takto vzniklých poruchách se hromadí náboj, který se navenek projevuje právě posunem napětí UGS [31]. Velikost driftu tranzistorů vyrobených v minulosti dosahuje až jednotek procent za rok, a může tak způsobit značné odchylky nastavení pracovního bodu tranzistoru během relativně krátké doby. U současných tranzistorů LDMOS výrobci předpokládají změnu UGS okolo 10% za 20 let [15]. Je zřejmé, že časový drift vzniká pouze když tranzistory pracují."...

[15] RICE, J.: Gaining LDMOS Device Linearity And Stability. Microwaves & RF, September 2003. http://www.compoundsemiconductor.net/

 [31] Bias Drift in LDMOS Power FETs. Sirenza Microdevices Application Note AN049,  http://www.sirenza.com/