|
Jakkoli si jsem plně vědom pošetilosti svého počínání, z dobrého vychování a vzhledem k pocitu jistého dluhu vůči jednomu dobrému známému jsem kývnul na jeho požadavek se podívat na dnes již zcela historický transceiver Sněžka jednoho jeho kamaráda. Že prý mu vypadává PLL. Dotyčný to železo tedy přinesl a já jsem potom na něm strávil dva dny svého života. Samozřejmě dobře vím, že mnohem efektivnější by bylo to zařízení někde sehnat tak říkajíce "za odvoz" v plně funkčním stavu, ale prostá zvědavost mi nedala, abych se tomu nepodíval "na zoubek". No a potom, když se ukázalo, že záležitost zdaleka není tak jednoduchá, jak by se na první pohled mělo zdát, začalo jít už mnohem více o "challenge" než o prostou pomoc kamarádovi. Natož o nějakou komerční aktivitu, hi! Tedy o to, zda zvítězí transceiver, nebo já. Nakonec se přece jen podařilo neposedné PLL zkrotit. Protože to možná někomu někdy pomůže (ten obvod fázového závěsu CD4046 se v různých zařízeních vyskytuje dodnes), napíšu o řešení problému pár vět. Vzpomenu-li si na dobu před 25 lety, tak se mi vybaví, že již tehdy jsme v Radiotechnice měli při výrobě tohoto zařízení s některými kusy problém s kmitáním PLL. A stejné to bylo v tomto kuse: na spodním MHz (144) PLL po odstranění původní banální závady fungovalo jakž-takž dobře, na horním konci pásma (poblíže 146MHz) bylo PLL dosti nestabilní a často se stávalo, že smyčka začala nepravidelně relaxovat (v dnešní terminologii počítačových odborníků bych pro ten projev spíše použil výraz "flapping"). Schema původního zpojení smyčky PLL jsem si raději nakreslil znovu - viz tady. Rozborem chování smyčky se ukázalo, že PLL během periody, dané 10kHz normálem nestačí doladit VCO na správný kmitočet a proto přijdou ke slovu "startovací diody" (2xKA206) které ve snížené časové konstantě integrační smyčky "dokopnou" kmitočet VCO vzhůru, protože ale je v takové chvíli časová konstanta malá, regulační smyčka překmitne, směšovací produkt mezifrekvence PLL se dostane nad 4MHz, kde již použitá (a z diskrétních obvodů CMOS sestavená) programová dělička přestane dělit a fázový detektor ztratí signál, jeho výstupní napětí tedy klesne k nule a situace se znovu a znovu opakuje... Důvod rozpadnutí smyčky byl tedy jasný, spíše mne proto začalo zajímat, proč to na spodním konci pásma funguje. Jak se ukázalo, je to proto, že zisk v regulační smyčce je na spodním okraji pásma mnohem větší, takže smyčka se stihne doladit a zavěsit VCO do PLL. Důvodem vyššího zisku smyčky je za prvé to, že programovatelná dělička dělí číslem okolo 100 (tedy 3 x méně, než na horním konci pásma) a vlivem charakteristiky průběhu kapacity varikapů, dolaďujících VCO (při malém napětí mají velkou strmost změny kapacity) je zisk ve smyčce PLL (přeladění VCO na jednotku frekvenční, resp. fázové odchylky referenčního a zpracovávaného signálu) téměř 50x větší, než na horním konci pásma. Situaci ještě zhoršuje to, že při větší kmitočtové odchylce přestane dělit programovatelná dělička a frekvenčně-fázový detektor neví, kterým směrem má obvod dolaďovat. Navíc programovatelná dělička v okamžiku, kdy ztratí schopnost správně dělit, na svůj výstup posílá jakýsi sled náhodných impulsů, což celou záležitost ještě zhoršuje. Začal jsem tedy tím, že jsem zjišťoval, co z té programovatelné děličky leze za humus, když nedělí (nemá na vstupu signál, nebo je vstupní signál vyšší, než cca 4MHz). Zjistil jsem, že při výrobě zařízení byl přes vstupní hradlo tvarovače děličky (deska D9 - viz schéma zde) ze strany spojů připájen jinak obvykle nepotřebný odpor 1M (R124), který tam zavedl kladnou zpětnou vazbu, což mělo za následek kmitání tohoto hradla v době, když na jeho vstupu nebyl signál (nebo byl nad mezním kmitočtem tohoto hradla). Odstranil jsem tedy tento odpor a s uspokojením konstatoval, že citlivost programovatelné děličky na úroveň vstupního signálu se nezměnila, ale na výstupu děličky již žádné parazitní impulsy nejsou. Situace v chování PLL se tím však nezměnila. Smyčka na horním konci pásma byla stále nestabilní. Sednul jsem tedy k počítači a pomocí obvodové analýzy zjistil nepřekvapivý fakt, že obvod se nemůže chovat jinak, než se právě chová... Škoda, že tyto SW nástroje jsme neměli tenkrát před 30-ti lety! Program pro návrh smyčky PLL si dnes můžete stáhnout i zadarmo například tady. Prvním opatřením, jenž vyšlo jako výsledek SW analýzy původního zapojení tedy bylo zmenšit rozdíly zisku ve smyčce PLL. Zvětšil jsem tedy přeladění VCO (kondenzátor 5,6pF v sérii s varikapy zvětšil na 10pF) což zmenšilo rozdíly v zisku smyčky mezi dolním a horním koncem pásma. Potom bylo zapotřebí navrhnout optimalizované hodnoty integračního filtru ve smyčce PLL. Výsledek optimalizace (snažil jsem se zachovat původní zapojení) je vidět na schematu zde (červené hodnoty):
(Pro plné rozlišení na obrázek prosím klikněte.) Ukázalo se, že "startovací obvod" se dvěma diodami KA206 je v podstatě zbytečný, nicméně protože PLL trpí tím, že při zapnutí zařízení se (nyní více přeladitelný) VCO může dostat někam na kmitočet, který již (po vysměšování s referenčním LO) není schopna dělit programovatelná dělička, v obvodu jsem je ponechal. Bohužel i přes snížení seriového odporu (ke startovacím diodám) téměř na nulu se po změně integračního filtru PLL může stát, že po zapnutí zařízení se PLL občas "nechytne". Aby nebylo nutné předělávat původní zapojení, stačí operátora instruovat, aby v takovém případě (když se po zapnutí rozvítí červená LED indikující výpadek PLL) jednoduše pootočil knoflíkem ladění doleva (čimž přepne kmitočtovou syntézu na horní konec pásma) a zpět, což vede k spolehlivému zavěšení PLL. Tím byla práce skončena. Zařízení nyní bez problému funguje a při posuzování jeho signálu (zejména jak kvalitní tón má při CW provozu) je oproti druhému zařízení stejného typu, kde dosud tato uprava nebyla provedena, patrné výrazné zlepšení (zejména v satelitním segmentu poblíže 146MHz). Doufám, že dotyčný majitel tohoto historického zařízení moji práci odmění tím, že ve VKV závodech rozdá body soutěžícím stanicím. 73 OK1VPZ
|
